وصف
يطوّر هذا الدور بيئات التحقق القائمة على UVM لملكية الفكرية لأشباه الموصلات ويحافظ عليها، بما يشمل منصات اختبار SystemVerilog، ومحفزات عشوائية مقيّدة، ولوحات تسجيل النتائج، وأدوات المراقبة، ونماذج التغطية، وبنية اختبارات الانحدار، والتحقق قبل التصنيع باستخدام FPGA. كما يدعم محاكاة RTL والمحاكاة على مستوى البوابات، وأتمتة التحقق، واستكمال تغطية الوظائف والشفرة. يتطلب المنصب درجة البكالوريوس في الإلكترونيات أو هندسة الحاسوب، وخبرة من 0 إلى 3 سنوات في تطوير بيئات تحقق قائمة على SystemVerilog، ومعرفة قوية بـ Verilog وSystemVerilog، وإتقان UVM، والطلاقة في اللغة الإنجليزية.
