وصف
توظّف Astera Labs مهندسًا مديرًا للتصميم لهندسة رقائق السيليكون للاتصال وتقديمها للبنية التحتية للذكاء الاصطناعي. يتولى هذا الدور مسؤولية تصميم RTL وتنفيذ الكتل المعقدة، وتطوير Verilog/SystemVerilog القابل للتوليف، وقيادة مراجعات التصميم وإغلاق التوقيت وCDC وفحوصات lint وأنشطة tapeout. ويتعاون المهندس مع فرق الهندسة المعمارية والتحقق وDFT والتصميم الفيزيائي، ويوجّه المهندسين المبتدئين، ويعالج مشكلات ما قبل تصنيع السيليكون وما بعده. يتطلب المنصب درجة البكالوريوس في الهندسة الكهربائية أو هندسة الحاسوب، وخبرة لا تقل عن خمس سنوات في التصميم الرقمي، تشمل شريحة كاملة من المواصفات إلى tapeout، وإتقانًا قويًا لـ RTL والتوليف وإغلاق التوقيت وCDC والواجهات التسلسلية عالية السرعة.
