وصف
توظّف NVIDIA مهندس تصميم RTL لتولي مسؤولية منطق التوقيت لتصاميم أنظمة الشبكات من الجيل التالي على الشريحة (System-On-Chip). يشمل الدور توليد الساعات وتوزيعها، ودمج PLL والساعة المرجعية، والتبديل بين المصادر، والمقسّمات، والتبديل الخالي من النبضات الشاذة، والتحكم في التمكين، ومزامنة إعادة الضبط، والبنية التحتية لعبور نطاقات الساعة، وتنفيذ شجرة الساعة حتى مرحلة إخراج التصميم للتصنيع (tape-out). سيحوّل المهندس مواصفات البنية الدقيقة إلى Verilog أو SystemVerilog قابلة للتوليف، ويتعاون مع فرق البنية الدقيقة والتحقق والتصميم الفيزيائي وCAD والبرمجيات وDFT، ويدعم المحاكاة، والبرامج الثابتة، وبدء التشغيل بعد التصنيع على السيليكون. يشترط الإعلان الحصول على بكالوريوس العلوم أو ماجستير العلوم في الهندسة الكهربائية أو هندسة الحاسوب، وخبرة لا تقل عن ثلاث سنوات في تصميم RTL/المنطق ذي الصلة، ومعرفة قوية بالتوقيت وإعادة الضبط والتوليف والتوقيت الزمني وأدوات جودة التصميم.
