Beskrivelse
Synopsys ansætter en ASIC Digital Design-ingeniør til sit team for High Bandwidth Memory (HBM) PHY RTL, hvor du skal udvikle og levere RTL til HBM PHY-IP. Rollen handler om at omsætte arkitektoniske krav til SystemVerilog/Verilog-implementeringer, samarbejde med teams inden for analogt, mixed-signal og fysisk design, løse udfordringer med timing closure og lav effekt, automatisere design- og valideringsopgaver med scripting samt understøtte ASIC/IP-flowet via silicon-debug og produktionsrelease. Stillingen kræver 7-10 års erfaring med ASIC RTL og tilbyder et meget samarbejdsorienteret, teknisk udfordrende miljø.
