Beschreibung
Die Rolle ist verantwortlich für die Definition von DFT-Spezifikationen, die Erstellung von Verifikationsplänen sowie SoC-Test-Schnittstellen, die Entwicklung und Integration der DFT-Architektur in große SoC-Blöcke, die Implementierung von Testbenches und gerichteten sowie constrained-random Tests, das Debugging von Fehlern, das Durchführen von Gate-Level-Simulationen und die Erzielung eines erfolgreichen first tapeout. Die Position unterstützt außerdem STA-, physische-, Power- und logische Analysen für DFT-Modi und arbeitet eng mit den Teams für Chip-Architektur, DV, Physical Design und Power zusammen. Kandidaten benötigen einen Abschluss in Elektrotechnik, Informatik oder einem verwandten Bereich, DFT-Kenntnisse einschließlich ATPG, JTAG und MBIST, Sicherheit in Verilog oder VHDL, Fähigkeiten im Scripting sowie sehr gute Englischkenntnisse in der Kommunikation.
