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Astera Labs recrute un ingénieur senior en vérification de conception pour concevoir et valider des circuits de connectivité complexes destinés à une infrastructure d’IA à l’échelle d’un rack. Le poste porte sur les environnements de vérification basés sur UVM, l’intégration de SystemVerilog et de C/C++, les tests dirigés et aléatoires sous contraintes, les assertions, la couverture, l’infrastructure de vérification et le débogage en simulation, en cosimulation et en émulation basée sur FPGA. L’ingénieur collaborera avec les concepteurs RTL et d’autres ingénieurs afin de résoudre les défaillances et de gérer les livrables de vérification.
