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Astera Labs recrute un ingénieur en conception physique, responsable technique, chargé de diriger la fermeture temporelle et la validation finale des ASIC de connectivité complexes utilisés par les fournisseurs de services cloud ainsi que par les fabricants d’équipement d’origine (OEM) de serveurs et de réseaux. Le poste est responsable de l’analyse temporelle statique (STA) de RTL jusqu’à la validation finale, de la gestion des budgets temporels des entrées/sorties, de l’application de méthodologies avancées de validation finale pour TSMC 7 nm et les nœuds inférieurs, et de la collaboration avec les équipes RTL, de conception physique et de vérification afin d’atteindre la convergence temporelle de la puce complète. Le poste est entièrement sur site et en présentiel, avec un salaire de base de 140 000 à 180 000 CAD.
