תיאור
Astera Labs מגייסת מהנדס תכנון לתפקיד מנהל, לתכנון ולמסירה של שבבי קישוריות לתשתיות AI. התפקיד כולל אחריות על תכנון RTL ומימוש של בלוקים מורכבים, פיתוח Verilog/SystemVerilog הניתנים לסינתזה, והובלת סקירות תכנון, סגירת תזמונים, CDC, בדיקות lint ופעילויות tapeout. המהנדס עובד בשיתוף פעולה עם צוותי ארכיטקטורה, אימות, DFT ותכנון פיזי, מנחה מהנדסים זוטרים ומאתר ומתקן תקלות לפני ואחרי ייצור הסיליקון. התפקיד דורש תואר ראשון בהנדסת חשמל או בהנדסת מחשבים, לפחות חמש שנות ניסיון בתכנון דיגיטלי, לרבות תכנון שבב מלא משלב המפרט ועד tapeout, ושליטה מעמיקה ב-RTL, בסינתזה, בסגירת תזמונים, ב-CDC ובממשקים טוריים מהירים.
