תיאור
proteanTecs מגייסת מהנדס לתכנון לוגי להגדרה ולמימוש של מיקרו־ארכיטקטורת לוגיקה דיגיטלית עבור IP לניטור על גבי שבב, תוך שימוש בתרשימים וב-SystemVerilog. התפקיד כולל אימות איכות התכנון באמצעות כלי ניתוח סטטי, שיתוף פעולה עם מהנדסי מעגלים, אימות, תכנון פיזי, EDA ו-AE, ועבודה משלב הגדרת התכנון ועד לאישור הסופי (signoff). התפקיד דורש תואר B.Sc. או M.Sc. בהנדסת חשמל או הנדסת מחשבים ולפחות חמש שנות ניסיון ב-VLSI front-end; ידע ב-Python, Git, סביבות דמויות Unix, תכנון בהספק נמוך ו-DFT הוא יתרון.

