Descrição
A Synopsys está contratando um Engenheiro de Projeto Digital ASIC para projetar e verificar núcleos IP de hardware seguro em Verilog e SystemVerilog. A função inclui criar ambientes de teste UVM, realizar verificação formal, colaborar com engenheiros de segurança e software e contribuir para especificações e documentação. A posição está sediada no Porto e exige mestrado ou doutorado em Engenharia Elétrica ou Ciência da Computação, pelo menos três anos de experiência em projeto RTL e proficiência em verificação ASIC e fluxos de projeto de circuitos integrados (IC).
