Mô tả
Synopsys đang tuyển dụng RTL Design Sr Staff Engineer để thiết kế và phát triển các khối IP PHY tín hiệu tương tự - số tốc độ cao (high-speed mixed-signal PHY) bằng SystemVerilog và Verilog. Vai trò bao gồm đặc tả micro-architecture, thiết kế RTL đến giai đoạn tape-out, linting, kiểm tra CDC, các ràng buộc synthesis, debug ở mức RTL và gate-level, hỗ trợ tích hợp vào SoC của khách hàng, và cố vấn/mentorship. Yêu cầu tối thiểu năm (5) năm kinh nghiệm thiết kế ASIC RTL, thành thạo SystemVerilog và Verilog, có kinh nghiệm scripting, và kỹ năng giao tiếp tiếng Anh tốt; kinh nghiệm debug sau silicon (post-silicon) và hỗ trợ khách hàng là một lợi thế mạnh. Vị trí đặt tại Thành phố Hồ Chí Minh và không đủ điều kiện làm việc từ xa (không eligible cho remote work).
