说明
该职位负责领导 Synopsys DesignWare IP 核和 SoC 的设计与验证，包括内存控制器和 HBM IP。职责包括制定规范并实现 RTL 和 UVM 测试平台、领导工程团队、与 RTL 设计人员及架构师协调、调试回归测试，并确保达到产品发布里程碑。该职位要求拥有 EE/EC/VLSI 相关专业的学士/硕士学位，具备 15 年以上相关 IP 或 SoC 验证经验，精通 Verilog/System Verilog 和 UVM，了解内存协议，并熟练使用 Perl 或 Python 进行自动化。
