首席软件工程师 - 逻辑综合 at Cadence

Cadence 正在招聘综合器开发工程师，负责开发并维护 Palladium 综合器，实施新的 VHDL/Verilog 特性支持，并改进逻辑优化与性能。该岗位要求拥有 EE、CS 或 CE 相关的学士或硕士学位，具备 3–5 年的行业经验，掌握 C/C++ 以及操作系统知识，具备 RTL 建模能力，并熟悉 EDA/CAD 工具开发或逻辑设计验证；同时还提到了 UVM、SC/TLM、AI 编码工具以及沟通技能。