说明
Astera Labs 正在招聘一名首席数字设计工程师，负责为高性能 AI 互连解决方案设计架构并实现复杂的数字模块和子系统。该职位负责微架构和 RTL 实现，推动时序收敛和 DFT，领导验证及第三方 IP 集成，支持芯片 bring-up，并指导初级工程师。候选人需拥有电气工程学士学位或同等学历，至少 10 年在服务器、存储或网络市场开发复杂 SoC 或硅产品的经验，精通高速协议和先进 CMOS 设计流程，并具备使用优于 7nm 制程节点进行量产的经验。
语言
- 地点
- 中国台湾台北
- 级别
- staff+
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